// حل تمرین سیستم های دیجیتال نوابی - الکترونیکا

الکترونیکا پروژه های الکترونیک و مکانیک

طراحی پروژه های صنعتی

پروژه های صنعتی میباسیت بر اساس قابلیتهای خاص و امکانات ویژه بر اساس خواست کارفرما طراحی گردد و تمامی امکانات خواسته شده در پروژه لحاظ شود.همچنین مراحل تست پروژه در محیط مورد نظر اجرا شود.پروژه های صنعتی باید بر اساس کمترین قیمت تمام شده طراحی شوند.گروه FZA با در نظر گرفتن کلیه موارد نیازمند ارائه ی تمامی جزیات پروژه از طرف کارفرما و در قرارداد فیمابین میباشد.

چاپ و طراحی PCB

شما میتوانید به صورت آنلاین طرح های pcb خود را به صورت تک لایه و چند لایه سفارش دهید.به منظور بهبود کیفیت،تقاضا میشود برای کاهش تقریبی 50 درصدی قیمت و زمان تولید انواع بردهای نمونه (زیر 5000cm مربع) حتی الامکان در قسمت سفارش آنلاین جهت انتخاب رنگ چاپ محافظ ،رنگ سبز و ضخامت برد مدارچاپی،ضخامت 1.6mm را انتخاب نمایید.

بسته های روباتیک

بسته های روباتیک FZA توسط گروه زاگرس الکترونیک با هدف پرورش خلاقیت و شکوفایی استعدادها و همچنین بالا بردن توان علمی و مهارتی افراد، متناسب با هر گروه سنی و تولید برنامه آموزشی متناسب با آن گروه طراحی و ارائه میگردد.FZA با رویکردی جدید و با محصولاتی متنوع به این عرصه وارد شده تا با ایجاد محصولاتی با کیفیت علاقه مندان به این علم را در پیشرفت و شکوفایی یاری بخشد.  

زین العابدین نوابی حل تمرین سیستم های دیجیتال
تمرینها:
  1. چهار تمام جمع کننده ی برنامه ی زیر را برای ساختن یک جمع کننده ی نیم بیتی ( چهار بیتی) به هم متصل کنید؟
  2. یک پروسیجر برای تبدیل اعداد صحیح بین 0 تا 255 به یک بایت بنویسید؟
  3. توصیف توالی یاب شکل زیر را اصلاح کنید تا توالی 1011 را تشخیص دهد. مدار شما باید توالی های هم پوشانی را تشخیص دهد؟
  4. توصیف توالی یاب 1011 با در نظر گرفتن حالتهای هم پوشان؟
  5. توصیف رفتاری یک مولد پالس ساعت را که دو فاز پالس ساعت غیر همپوشانی تولید میکند بنویسید؟
  6. توصیف جریان داده ی یک مقایسه کننده ی یک بیتی را بنویسید؟
  7. شکل موج x را نشان دهید؟
  8. برای توصیف معماری نشان داده شده در زیر, تمام تراکنش های روی سیگنال ها را نشان دهید. همه ی تراکنش های اولیه, تراکنش های نهایی وآنهایی که حذف می شوند را مشخص کنید. هر تراکنش باید با لیست مقدار و زمانش در داخل پرانتز (v,t) مشخص شود. شکل موج های به دست آمده ی همه ی سیگنال ها را نشان دهید. عبارت WAIT UNTIL , پروسس را به تاخیر می اندازد تا زمانی که شرایط درست شوند؟
  9. با داشتن انتسابات سیگنال زیر, تمام تراکنش های قرار داده شده در هر سیگنال را مشخص کنید. در هر رویداد, تراکنش هایی که الحاق شده اند, جایگزین شده اند و به پایان رسیده اند را نشان دهید. شکل موج های به دست آمده ی روی هر سیگنال را نشان دهید؟
  10. توصیف هایی به زبان VHDL برای یک گیت NOR دو ورودی و یک گیت XOR بنویسید. از مدل های تک تاخیره؛استفاده کنید. همچنین تاخیر های لختی را بکار ببرید. به ترتیب برای NORو XOR از تاخیرهای 7ns و 4ns استفاده کنید؟
  11. یک توصیف به زبان VHDL برای پکیجی از چهار گیت NAND با استفاده از مدل single_deley برای گیت ها بنویسید. از تعریف موجودیت زیر استفاده کنید؟
  12. تنها با استفاده از مدل های گیت XOR مسئله ی قبل توصیف VHDL یک چک کننده ی توازن زوج / فرد هشت بیتی بنویسید. این مدار دارای یک بردار ورودی هشت بیتی و دو خروجی است. خروجی ODD زمانی که تعداد 1 ها فرد باشد, "1" می شود.خروجی EVEN بر عکس خروجی ODD است. . از عبارت های تولید استفاده کنید. حل این مسئله بستگی به کد نوشته شده درمسئله ی قبل دارد؟
  13. توصیف VHDL یک فیلیپ فلاپ JK Master- slave را بنویسید. از مدل fast_single_delay ازnand2 برای جلوگیری از نوسان استفاده کنید؟
  14. با داشتن مشخصات ARCHITECTURE و ENTITIY زیر توصیف VHDL یک نیم رجیستر را با استفاده از یک گیت انتقالی و یک معکوس کننده بنویسید.نیم رجیسترها دارای یک پالس ساعت ورودی, یک ورودی داده و یک خروجی می باشند. شبیه سازی VHDL را برای بررسی صحت رفتار این محصول اجرا کنید. در شبیه سازی خود گزینه ی پکیج IEEE 1164 std_logic را مشخص کنید. از پیکر بندی پیش فرض استفاده کنید.یک برنامه ی تست ساده بنویسید که یک پالس ساعت و یک ورودی داده تولید کند؟
  15. یک تابع برای خروجی رقم نقلی یک تمام جمع کننده بنویسید؟
  16. یک تابع برای خروجی حاصل جمع یک تمام جمع کننده بنویسید؟
  17. با استفاده از توابع نقلی و جمع مسائل قبل یک توصیف تابعی از یک تمام جمع کننده بنویسید استفاده از یک تعریف موجودیت با ورودی های ci,b,a .و خروجی های s,co استفاده کنید.در معماری functional این موجودیت توابع لازم را بگنجانید و تاخیرهای 21ns,18ns را به ترتیب برای خروجی های رقم نقلی و جمع استفاده کنید. حل این مسئله به کد نوشته شده در مسائل 1و2 بستگی دارد.؟
  18. یک تعریف موجودیت و یک معماری با نام average_delay برای یک گیت or انحصاری با tplh برابر با 9ns و tphl برابربا 7ns بنویسید. تعریف موجودیت باید شامل عمومی هایی برای پارامترهای زمانی با مقادیر پیش فرض مشخص شده باشد؟
  19. یک پروسیجر بنویسید که اعداد باینری پشت سر هم را به خطوط OUTBIT_VECTOR خود انتساب دهد.پارامترهای این پروسیجر یک خروجی target هشت بیتی و یک period از نوع TIME هستند.وقتی که این پروسیجر فراخوانی می شود اعداد باینری ترتیبی از0 تا 255 را به خروجی سیگنال target خود انتساب خواهد داد. این اعداد به اندازه ی ثابت مرتبط با پارامتر period با هم فاصله دارند. می توانید از برنامه ی مفید basic_utilities استفاده کنید؟
  20. یک چک کننده توازن فرد هشت بیتی با استفاده از گیت XOR مسئله ی قبل طراحی کنید.از عبارات تولید استفاده کنید و گیت ها را برای داشتن حداقل تاخیر به هم وصل کنید. از مقادیر تاخیر پیش فرض گیت XOR استفاده کنید. یک برنامه تست برای تست همه ی ترکیبات ورودی این مدار بنویسید. شما از پروسیجر نوشته شده در مسئله ی 5 استفاده کنید . حل این مسئله به کد های نوشته شده در مسائل 4و5 وابسته است؟
توجه :کاربر گرامی شما علاوه بر خرید مستقیم همچنین میتوانید این فایل را با خرید اشتراک ماهانه دانلود نمایید پس مشترک ماهانه ی سایت شوید و تا پایان مدت اشتراک از آپدیت ها و فایلهای جدید موجود در سایت بهره مند گردید.
لیست فایلهای اعضای اشتراکی
نام فایل :
حل تمرین بر اساس تحلیل و مدل سازی سیستم های دیجیتال vhdl زین العابدین نواب
1395-02-20 16:15:25
حداقل اشتراک محتویات زمان ایجاد حجم فایل تعداد دانلودها
یک ماهه (VIP) فیلم آموزشی 1391-10-07 22:10:59 1002.85 KB 359
تنها کاربران عضو یا دارای مجوز میتوانند دانلود نمایند
توضیحات :
 

نظرات کاربران

مجموع رتبه (0)

کاربرانی که در این گفتگو شرکت کرده اند

  • سلام ممنون از تمرین هایی که تو سایت گذاشتید
    خیلی استفاده کردیم.

  • من با یه سوال مواجه شدم تو درس طراحي کامپيوتري سيستمهاي ديجيتال موندم میشه کمک کنید ؟؟؟
    برنامه اجرا شده V H D L که فیلیپ فلاپ J K بصورت رفتاری
    گیتی همراه با مدار و جدول صحت
    این میشه یکم توضیح بدید و کمک کنید ممنون

  • برنامه رفتاریش به شکل زیر خواهد بود:
    library ieee;
    use ieee.std_logic_1164.all;

    ----------------------------------------------

    entity JK_FF is
    port ( clock: in std_logic;
    J, K: in std_logic;
    reset: in std_logic;
    Q, Qbar: out std_logic
    );
    end JK_FF;

    -----------------------------------------------

    architecture behv of JK_FF is

    -- define the useful signals here

    signal state: std_logic;
    signal input: std_logic_vector(1 downto 0);

    begin

    -- combine inputs into vector
    input <= J & K;

    p: process(clock, reset) is
    begin

    if (reset='1') then
    state <= '0';
    elsif (rising_edge(clock)) then

    -- compare to the truth table
    case (input) is
    when "11" =>
    state <= not state;
    when "10" =>
    state <= '1';
    when "01" =>
    state <= '0';
    when others =>
    null;
    end case;
    end if;

    end process;

    -- concurrent statements
    Q <= state;
    Qbar <= not state;

    end behv;

    به صورت ساختاری هم این شکلی میشه:

    library IEEE;
    use IEEE.STD_LOGIC_1164.ALL;
    use IEEE.STD_LOGIC_ARITH.ALL;
    use IEEE.STD_LOGIC_UNSIGNED.ALL;

    entity JK_FF_VHDL is
    port( J,K: in std_logic;
    Reset: in std_logic;
    Clock_enable: in std_logic;
    Clock: in std_logic;
    Output: out std_logic);
    end JK_FF_VHDL;

    architecture Behavioral of JK_FF_VHDL is
    signal temp: std_logic;
    begin
    process (Clock)
    begin
    if (Clock'event and Clock='1') then
    if Reset='1' then
    temp <= '0';
    elsif Clock_enable ='1' then
    if (J='0' and K='0') then
    temp <= temp;
    elsif (J='0' and K='1') then
    temp <= '0';
    elsif (J='1' and K='0') then
    temp <= '1';
    elsif (J='1' and K='1') then
    temp <= not (temp);
    end if;
    end if;
    end if;
    end process;
    Output <= temp;
    end Behavioral;
    :خوب:

نظر خود را اضافه کنید.

ارسال نظر به عنوان مهمان

0
نظر شما به دست مدیر خواهد رسید
شرایط و قوانین.

در باره ما

ما معتقدیم هیچ کاری بدون همکاری گروهی به نتیجه نمی رسد. از این رو کاربران خود را به مشارکت برای رسیدن به بهترین سایت نرم افزاری دنیای اینترنت دعوت می کنیم.ما می خواهیم کاربران خود را شناسایی کنیم و به آنهایی که پیشرفت سایت برایشان مهم است خدمات بهتری ارائه کنیم.

الکترونیکا چگونه کار می کند؟

سعی در ارائه همه فایلها به صورت لینک مستقیم پرسرعت داشته است.
ما بهترین نرم افزارها و پروژه های تست شده را انتخاب کرده ایم نه هر نرم افزاری با هر کیفیتی.
ما همه فایلها را تست کرده و در سایت می گذاریم. مگر موارد بسیار نادر که به آنها مطمئن هستیم.
بخشی به نام درخواست نرم افزار برای سایر نرم افزارهای مورد نیاز طراحی کرده ایم.
همیشه در بخش ارتباط با ما در حداقل زمان پاسخگو بوده ایم.

ایده های خودتون رو به ما بسپارید

 

طراحی پروژه های دانشجویی وصنعتی با بهترین کیفیت